基于SOPC的視頻編解碼IP核的設計

2011/08/23

 

圖1 用戶(hù)邏輯Camera_show的原理框圖

　　圖2 ADV7181功能框圖

　　由圖可以看到，對于輸入的CVBS等模擬信號經(jīng)過(guò)ADV7181B芯片轉換后輸出YUV信號，行同步信號HS，幀同步信號VS。這些就是需要的數字視頻信號，也就解決了數字視頻源的問(wèn)題。圖2給出了YUV信號的組成排列方式，“FF，00，00”作為AV信號的開(kāi)始，所以需要構造一個(gè)檢測電路。注意到SAV和EAV均是FF，00，00開(kāi)頭但是XY的值不一樣。根據芯片資料，XY表示的是V，即有用信號與空白信號的分界點(diǎn)，如果V=0則表示的是SAV，否則是EAV 。XY是場(chǎng)信號的區分標志。0是奇場(chǎng)，1是偶場(chǎng)。

　　模擬信號的一行是1716個(gè)CLOCK，有用信號是1440個(gè)CLOCK，在信號采集和分配的過(guò)程中，僅需對有用信號進(jìn)行采集，所以利用檢測到SAV作為一個(gè)標志，啟動(dòng)信號的分配過(guò)程是非常有必要的。

　　由于YUV信號在模擬信號中是交織著(zhù)的，所以需要一個(gè)信號選擇電路。YUV一共是三路信號，設計一個(gè)計數器進(jìn)行選擇，計數是O和2時(shí)，是UV信號，計數是1和3時(shí)是Y信號，完成的實(shí)際上是串行信號轉并行信號的過(guò)程。以上過(guò)程可以用圖3的原理框圖來(lái)表示。

　　圖3 YUV信號的采集、分配原理圖

　　在硬件描述語(yǔ)言中，完成上述過(guò)程還是比較簡(jiǎn)單的。例如檢測電路，只要描述一個(gè)移位寄存器就可以了，具體代碼如下：

　　圖4 地址分配表

　　在讀周期只需要按照順序讀出就可以了，需要注意的是寫(xiě)時(shí)鐘是13.5M，讀時(shí)鐘是27M，而且對于Y、U、V信號要進(jìn)行分別存儲。

　　第2種：將一行的數據存儲下來(lái)，因為1716個(gè)時(shí)鐘周期剛好等于VGA兩行的時(shí)間，所以在這段時(shí)間里可以將7加個(gè)有效視頻信號讀取2遍，以奇行的信號去取代偶行的信號，達到隔行變逐行的目的。在實(shí)現上只要是兩個(gè)RAM塊進(jìn)行乒乓操作就可以了，具體在后文闡述。

　　比較兩種實(shí)現方法，方法1的優(yōu)點(diǎn)在于圖像沒(méi)有失真，即奇偶行信號依舊相間在一起，方法2卻不能做到這一點(diǎn)，而且方法1也可以通過(guò)乒乓方式提高運行的速度，但是由于讀寫(xiě)時(shí)鐘的不同步，每個(gè)存儲空間應當讀2遍。方法2也是讀2遍，但是是每行讀2遍，方法1是一幀數據讀2遍。

　　方法1的缺點(diǎn)在于存儲的數據量太大。一幀數據僅Y分量就是8bit*720*525=3024000bit=378KB，這個(gè)數據是不適合在SRAM中操作的，需要使用SDRAM，而操作SDRAM是比較復雜的，所以一般考慮使用方法2，因為它需要很小的空間，而且可以利用FPGA的片內資源就可以實(shí)現。當圖像數據傳輸很快的時(shí)候，人眼基本上是分不清奇偶場(chǎng)信號的，所以方法2是可行的。在講方法2之前，需要了解在流水線(xiàn)操作中經(jīng)常使用的乒乓操作，這是可編程邏輯常用的設計思想和技巧。乒乓操作常常應用于數據流控制，典型的乒乓操作如圖5所示。

　　圖5 乒乓操作示意圖

　　　　乒乓操作的處理流程描述如下：輸入數據流通過(guò)“輸入數據流選擇單元”，等時(shí)地將數據流分配到兩個(gè)數據緩沖模塊。數據緩沖模塊可以是任何存儲模塊，比較常用的存儲單元是雙口RAM ( DPRAM )，單口RAM ( SPRAM）和FIFO等。在第一個(gè)緩沖周期，將輸入的數據流緩存到“數據緩沖模塊1”。在第2個(gè)緩沖周期，通過(guò)“輸入數據流選擇單元”的切換，將輸入的數據流緩存到“數據緩沖模塊2”，與此同時(shí)，將“數據緩沖模塊1”緩存的第1個(gè)周期的數據通過(guò)“輸出數據流選擇單元”的選擇，送到“數據流運算處理模塊”被運算處理。在第3個(gè)緩沖周期，通過(guò)“輸入數據流選擇單元”的再次切換，將輸入的數據流緩存到“數據緩沖模塊1”，與此同時(shí)，將“數據緩沖模塊2”緩存的第2個(gè)周期的數據通過(guò)“輸出數據流選擇單元”的選擇，送到“數據流運算處理模塊”被運算處理。如此循環(huán)，周而復始。

　　乒乓操作的最大特點(diǎn)是，通過(guò)“輸入數據流選擇單元”和“輸出數據流選擇單元”按節拍、相互配合的切換，將經(jīng)過(guò)緩沖的數據流沒(méi)有時(shí)間停頓地送到“數據流運算處理模塊”，被運算和處理。把乒乓看成一個(gè)整體，站在這個(gè)模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒(méi)有任何停頓，因此非常適合對數據流進(jìn)行流水線(xiàn)式處理。所以乒乓方式常常應用于流水線(xiàn)式算法，完成數據的無(wú)縫緩沖與處理。

　　在FPGA里面，使用乒乓操作是面積與速度互換原則的一個(gè)體現。

　　方法2 可以這樣實(shí)現：在FPGA內部使用Megacore，構造一個(gè)雙口的RAM，雙口RAM的輸入輸出信號的硬件描述語(yǔ)言定義如下：

　　圖6 RAM的乒乓操作仿真圖

　　RAM塊進(jìn)行乒乓方式操作信號的分配表如下：

　　3、結論

　　本文設計了基于SOPC">SOPC的視頻編解碼控制器IP核，根據自頂向下的設計思想，將IP核進(jìn)行層次功能劃分，并對IP核的仿真驗證，實(shí)現了視頻信號的采集，分配，存儲以及色度空間的轉換。本IP核具有很好的移植性，可以方便的應用到以Nios II為核心的各種需要視頻編解碼控制器功能的嵌入式中。

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